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大小:2.47G更新:2019-07-10
类别:行业软件系统:WinAll
synplify pro 2015是一款专业的电子元件辅助设计软件,这款软件也是业界公认综合效率最高,最好用的综合工具,几乎所有的FPGA厂商都支持Synplify Pro。软件提供了一个高品质,高性能和易于使用的FPGA实现和调试环境,采用FPGA工具套件能够增益设计师快速进入超结果为复杂的FPGA。
集成了Synplify Pro所有的优化选项,包括BEST算法、Resource Sharing,Retiming和Cross-Probing等等。更集成了专利的Graph-Based Physical Synthesis综合技术,并提供Floor Plan选项,是业界领先的FPGA物理综合解决方案,能把高端FPGA性能发挥到最好;从而可以轻松应对复杂的高端FPGA设计和单芯片ASIC 原型验证。
这些特有的功能包括:
全面兼容ASIC代码;
支持Gated Clock的转换;
支持Design Ware的转换。
同时,因为整合了在线调试工具Identify,极大的方便了用户进行软硬件协同仿真,确保设计一次成功,从而大大缩短了整个软硬件开发和调试的周期。
Identify是唯一的RTL级调试工具,能够在FPGA运行时对其进行实时调试,加快整个FPGA验证的速度。Identify软件有Instrumentor和Debugger两部分。
在调试前,通过Instrumentor设定需要观测的信号和断点信息,然后进行综合,布局布线。最后,通过Debugger进行在线调试。
Synplify Premier HDL Analyst提供优秀的代码优化和图形化分析调试界面;
Certify 确保客户在使用多片FPGA进行ASIC/SoC验证时快速而高效地完成工作;
现在Synopsys 又推出了基于DSP算法的代码产生和综合工具Synplify DSP,架起了算法验证和RTL代码实现之间的桥梁;
HAPS是高性能的ASIC原型验证系统,大大减少了一次流片成功的风险及节省了产品推向市场时间。
为复杂可编程逻辑设计提供了优秀的HDL综合解决方案;
包含了BEST算法对设计进行整体优化;
自动对关键路径做Retiming,可以提高性能高达25%;
支持VHDL和Verilog的混合设计输入,并支持网表*.edn文件的输入;
synplify破解版增强了对System Verilog的支持;
Pipeline功能提高了乘法器和ROM的性能;
有限状态机优化器可以自动找到最优的编码方法;
在timing报告和RTL视图及RTL源代码之间进行交互索引;
自动识别RAM,避免了繁复的RAM例化。
提取码: rxrh
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